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본 필드테스트는 인텔 코리아 후원으로 진행되었습니다.
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1. 코어 마이크로 아키텍쳐와 인텔 :: 강자의 저력
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새로운 45nm 프로세서를 살펴보기에 앞서, 지난 2년간 CPU 시장에서 인텔이 취해왔던 전략을 한번 짚어보지 않을 수 없습니다. 1부에서는 우선 인텔의 전략과, 45nm 제조공정에서 소개되는 새로운 기술들을 소개하고, 본격적인 테스트는 2부에서 진행하도록 하겠습니다. 가능하면 1부를 읽어 주시는 편이 인텔 코어2 듀오 E8000 시리즈의 이해에 도움이 되겠지만, 난 복잡한 이야기에는 흥미 없다 싶으시면 2부 부터 읽어 주시면 되겠습니다. ^_^
과도한 발열과 전력소모로 인해 넷버스트 아키텍쳐의 연장선상에 있던 테하스(Tejas) 프로젝트가 취소된 후 인텔은 아키텍쳐 개발 및 제품개발 로드맵을 대대적으로 수정하였습니다. 본래 인텔의 계획대로였다면 지금쯤 테하스 코어 펜티엄4나 펜티엄D 5~6GHz쯤 되는 제품이 메인보드의 한 켠을 차지하고 있었을지도 모르겠습니다만, 어쨌든, 불행인지 다행인지 프레스캇 코어 펜티엄4에서 고발열 고전력으로 인한 한계에 부딪힌 인텔은 내부 아키텍쳐의 개선과 멀티코어화를 통한 성능향상으로 프로세서 개발 방향의 틀을 새로이 짜게 됩니다.
그러한 결과로 나온 것이 코어 마이크로 아키텍쳐인데, 넷버스트와는 달리 상당히 성공적이었던 P6 아키텍쳐 기반의 모바일 프로세서 기술을 개수를 거쳐 데스크탑에 적용한 코어 마이크로 아키텍쳐는 코어2 시리즈 프로세서로 시장에 데뷔하게 됩니다. 심기일전한 인텔 기술의 결정체인 코어2 프로세서는 단숨에 CPU 성능을 한세대 이상 타임워프 시키는 성과를 이루어냈죠.
사실 인텔이 90nm 제조공정의 프레스캇 코어에서의 심각한 위기를 딛고 2년만에 다시금 시장상황을 역전시킨데에는 그 자체의 저력과 끊임없는 연구투자가 가장 큰 역할을 했다고 볼 수 있습니다. 인텔은 매년 봄, 혹은 가을 IDF(Intel Developer Forum)를 통해 그 해, 혹은 다음 해에 등장할 제품 및 앞으로 5~6년 이후의 기술 로드맵을 발표한다는 것은 익히 알려진 사실입니다. 매해 등장하는 로드맵에 따라 기술개발과 제품출시를 끊임없이 진행하는 인텔은 전세계 15개에 달하는 연구소와 매년 50억달러가 넘는 연구투자를 통해 신기술 개발에 매진하고 있죠.
특히 프로세서 아키텍쳐에 관한 한 코어 마이크로 아키텍쳐의 기반이 된 펜티엄M 아키텍쳐를 개발해 낸 이스라엘 하이파 연구팀과 넷버스트 아키텍쳐를 개발해 낸 미국 연구팀이 번갈아 가며 새로운 기술을 시험 및 적용해 오는 연구개발 시스템은 독보적입니다. 현재 인텔이 밀고 있는 틱톡 전략도 바로 여기에 근거하여 진행이 되고 있는것이죠.
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↑인텔 틱톡 전략의 진수 - 하퍼타운 코어 45nm 제온 프로세서, 65nm 클로버타운과의 다이 크기 비교
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2. Tick Tock 전략과 코어 마이크로 아키텍쳐
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*Tick Tock 전략이란?
사전적 의미 : tic(k)toc(k) [tikt??k / -t??k] n. (특히 큰 시계의) 똑딱똑딱 (소리).
2개의 핵심 아키텍쳐 개발팀이 번갈아 가며 아키텍쳐를 개발, 개선하는 인텔 내부 연구개발 시스템에서 비롯된 전략이라고 할 수 있습니다. 어쩌면 연구개발에 상당한 액수를 투자하는 인텔이니 가능한 전략이겠지요. 틱톡 전략의 핵심은 제조공정의 혁신과 아키텍쳐의 혁신이 주기적으로 이루어지는 인텔 내부의 로드맵입니다. 그리고 이 로드맵을 철저하게 지켜나갈 수 있는 기술적 배경이 필요한 전략이기도 하죠.
인텔은 프레스캇 코어 펜티엄4의 뼈아픈 실책 이후 꾸준히 제조공정 기술에 대한 투자도 아끼지 않고 있는 형편입니다. 현재로서는 제조공정의 혁신과 아키텍쳐의 혁신이 2년 주기로 진행되고 있는데, IDF에서 발표되었던 PT자료에서도 보이듯이, 인텔은 이러한 로드맵 진행을 틱톡 전략이라고 칭하고 있습니다.
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예를 들어보죠. 현재의 코어 마이크로 아키텍쳐가 발표된건 2006년 2월입니다. 65nm 제조공정으 로 2년간 프로세서 시장을 휩쓸다시피 하였죠. 하지만 동시기 인텔은 65nm 공정으로 제작된 넷버스트 아키텍쳐도 보유하고 있었습니다. 이미 2005년 하반기에 발표된 시더밀/프리슬러 코어이죠. 이건 보는 관점에 따라 달라질 수 있습니다. 제조공정이라는 측면에서 바라보면 65nm 공정 중 먼저 등장한 넷버스트 기반의 시더밀/프리슬러는 Tick에 해당합니다. 그리고 이후 아키텍쳐를 혁신하여 등장한 코어2 시리즈는 Tock에 해당하겠죠.
마찬가지로, 이번에 발표된 45nm 공정의 울프데일/요크필드 프로세서는 새로운 공정, 즉 45nm 공정에서의 'Tick'에 해당합니다. 'Tock'에 해당하는 프로세서는 올해 말 등장할 예정인 네할렘 아키텍쳐 기반 프로세서가 되겠죠. 적어도 IDF에서 발표된 내용에 따르면 이런 분석이 가능합니다.
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이미지 출처 : 워치 임프레스 (http://pc.watch.impress.co.jp/docs/2006/1004/kaigai307.htm) |
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하지만 아키텍쳐 측면에서 바라보면 어떨까요? 넷버스트부터 살펴본다면, 우선 틱톡 전략이 등장한 것은 90nm 기반의 넷버스트 아키텍쳐가 실패하면서부터입니다. 90nm 프레스캇/스미스필드가 Tick, 65nm 시더밀/프리슬러가 Tock에 해당한다고 봐도 되겠죠. 물론 윌라멧이나 노스우드도 넷버스트 계열이긴 합니다만 파이프라인 스테이지라던가 분기예측 알고리즘, 실행추적 캐시 등의 성능면에서 90nm를 기점으로 세대가 달라지기 때문에 포함하지 않았습니다.
이러한 관점으로 살펴보면, 넷버스트 아키텍쳐는 90nm 프레스캇/스미스필드가 Tick에 해당, 65nm 시더밀/프리슬러는 Tock에 해당합니다.(하늘색으로 표시된 그래프) 한 주기가 끝난 셈이죠. 그 다음 주기로 넘어오면 코어 마이크로 아키텍쳐가 시작되죠. (보라색 그래프)65nm 공정의 콘로/켄츠필드가 Tick, 그리고 45nm 공정의 울프데일/요크필드는 Tock에 해당된다고 볼 수 있겠죠. 물론 어떤 기준을 가지고 바라보느냐에 따라, 획기적인 향상을 의미하는 Tick이냐, 혹은 점진적인 개선버전임을 의미하는 Tock이냐의 의견은 달라질 수 있겠습니다만.
일반 소비자 입장에서 생각한다면, 사실 울프데일/요크필드 프로세서는 기존 콘로/켄츠필드를 개선하여 내놓은 Tock 단계의 제품이라고 쉽게 생각할 수도 있습니다. 하지만 간과해서는 안되는 부분이 있습니다.바로 이 부분을 계속해서 살펴보도록 하겠습니다. 펜린 프로세서의 주요 특징입니다.
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| 3. 45nm High-K 메탈게이트 트랜지스터 :: 반도체 기술의 결정판 |
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인텔 공동창업자인 고든 무어는 말하기를, 인텔의 45nm 하이K/하프늄 메탈게이트 절연체 트랜지스터 제조공정은 트랜지스터 발명 이래 최고의 혁신이라고 극찬을 아끼지 않았습니다. 유수의 언론인 타임지(The Times)에서조차 2007년 6대 혁신적인 발명품 중 하나로 펜린계열 45nm 프로세서를 꼽았을 정도인데, 과연 어떤 특성이 있길래 인텔의 새로운 45nm 제조공정에 기반한 프로세서가 이렇게 찬사를 받는걸까요?
45nm 공정으로 제조된 코어2 프로세서들은 제조공정이 혁신되면서 발열량과 전력소모량이 또다시 감소하는 개가를 이루었습니다. 사실 제조공정이 미세화 되면 발열량과 전력소모량이 당연히 줄어야 하는 것 아니냐는 반문을 할 수 있겠습니다만 윌라멧이나 노스우드 처럼 0.18~0.13um(마이크론) 정도까지는 별반 어려움 없이 전력소모와 발열량 감소가 가능했지만 배선폭이 100nm, 즉 0.1마이크론 이하로 줄어들면서부터 심각한 문제점이 발생하게 됩니다.
트랜지스터의 작동구조는 게이트와 S(Source) / D(Drain) 사이의 전류가 흐르거나 끊기는 것을 이용하여 on/off 스위칭 동작을 하는데 이것이 컴퓨터 내부의 데이터를 처리하는 방식인 0(off)/1(on) 신호를 만들어내는 방식입니다. 그런데, 신호를 확실하게 구분하려면 게이트와 S/D단 사이의 전류를 끊어줄 수 있는 절연층(혹은 유전층 - Dielectric Layer)가 있어야 하는데, 배선폭이 미세화 되면서 절연층까지 아주 얇은 두께로 미세화 됩니다. 절연층이 얇아질수록 전자의 움직임, 즉 전류 흐름을 제어하기가 어려워집니다. 특히 트랜지스터가 발명된 이래 40년간 사용되어 온 실리콘 다이옥사이드(SiO₂: 이산화규소) 소재의 게이트 절연층은 65nm 제조공정에서 1.2nm 두께까지 줄어들어 게이트 소재의 한계에 다다랐습니다.
1.2nm까지 얇아진 절연층으로 말미암아 게이트 내의 전류누설을 방지하기가 어려워지고, 트랜지스터가 off 상태일때도 게이트 사이를 전류가 흐르게 되므로 이것이 흔히 얘기하는 리크전류(Current Leakage)의 발생현상입니다. 전류가 흐르면 도선의 저항에 따라 필연적으로 열이 발생하고, 전력소모 P = I²R, 즉 전류의 제곱 및 저항에 비례한다는 전기회로의 기본법칙에 따라 프로세서가 일을 하지 않는 동안에도 전력소모가 증가하게 되죠. 인텔이 성급하게 도입했던 90nm 제조공정의 프레스캇/스미스필드 프로세서가 전력소모 및 발열면에서 엄청난 실패를 경험했던 것이 바로 여기에 원인이 있습니다. 90nm 제조공정의 트랜지스터 절연층이 제 성능을 내지 못했던거죠.
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| <↑ SiO₂절연층 기반의 기존 트랜지스터와, 하프늄 High-K 절연층 기반의 새로운 메탈게이트 트랜지스터의 구조를 나타낸 모습. 트랜지스터 자체의 기본 골격은 변하지 않았으나 하프늄이라는 High-K 금속소재를 게이트 절연층으로 사용함으로써 미세공정상에서의 누설전류 문제를 획기적으로 개선하였습니다.> |
비록 65nm 공정의 코어2 프로세서에 사용된 트랜지스터의 게이트 절연층은 90nm 공정에 비해 확실하게 개선되어 와트당 성능비는 분명 우수하긴 합니다만, 같은 65nm 공정의 넷버스트 기반 프로세서인 시더밀/프리슬러에 비해 트랜지스터 자체의 스위칭 효율이 개선된 것은 아닙니다. 단지 아키텍쳐의 개선을 통한 IPC(Instructions Per Clock) 법칙에 의거하여 전력소모에 가장 크게 영향을 미치는 클럭 대비 효율을 엄청나게 끌어올렸을 따름이죠. 이것은 현재 인기를 끌고 있는 45nm 펜린 프로세서에서도 크게 달라지지는 않았습니다.
오히려 아키텍쳐 보다 더 크게 짚어봐야 할 부분은 반도체 업계가 떠안고 있던 제조공정 기술상의 골칫거리를 인텔이 깨뜨렸다는 점에 있습니다. 반도체의 제조공정이 50nm 이하로 미세화 되면, 특히 기존 SiO₂소재의 게이트 절연층을 이용할 경우, 절연층 두께로 인한 누설전류 문제가 크게 일어날 수 있다는 점은 그간 반도체업계가 풀지 못했던 숙제였죠. 그러나 이미 90nm 공정에서 실패를 경험한 인텔이었기에 거기에 대한 대처는 매우 적극적이었습니다. 여기에 대한 대답이 바로 소위 High-K 메탈게이트, 하프늄 절연층의 45nm 공정기술입니다.
High-K는 반도체의 게이트나 커패시터를 만들 때 사용하는 신물질입니다. 반도체 회로의 미세화에 따라 제조공정이 50나노 이하로 내려가면 크로스토크(Cross Talk) 등의 누설전류(Current Leakage) 문제가 발생합니다. 이와같은 문제를 해결하기 위하여 절연막으로 하이-K를 사용함으로써 전하를 가두어 전류 누설을 막을 수 있죠. High-K는 지난 2006년부터 인텔, 도시바, 인피니언 등 반도체 업체들이 미세회로 공정 돌파구로 주목한 소재인데, High-K에서 K는 물질에 따라 가지는 절대 상수 값으로 절연율을 나타내는데 절연율이 높은 소재를 High-K(고절연체)로 이와 반대인 소재는 Low-K(저절연체)라고 부릅니다.
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<↑65nm 공정에서 사용되었던 SiO₂ 절연층 구조의 기존 트랜지스터(좌), 45nm HK + 메탈게이트 구조로 새로이 개발된 새로운 트랜지스터의 모습을 현미경으로 관찰한 모습. 우측, HK+MG 구조의 실리콘과 게이트 부분의 절연층이 확실하게 구분되고 있음을 알 수 있습니다.(High-K라고 표시된 부분) 이로써 미세공정에서의 누설전류 및 트랜지스터 스위칭 신호 구분이 보다 명확해지고, 소재 자체의 특성상 트랜지스터의 전기적 성질이 개선되는 효과가 있습니다.>
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High-K 소재는 하프늄다이옥사이드(HfO₂), 지르코늄다이옥사이드(ZrO₂), 티타늄다이옥사이드(TiO₂)가 있으며, 이 소재들은 지난 수십년 동안 반도체 업계에서 사용한 실리콘 다이옥사이드(SiO2) 상수값 K(2.5 내외)보다 높은 3.9를 가지고 있습니다. 이 때문에 반도체 업체들은 High-K 소재를 사용할 경우 트랜지스터 회로배선을 더 얇게 할 수 있으며, 동일한 특성을 유지하면서도 누설전류를 수십 또는 수백분의 1 이하로 줄일 수 있다고 합니다.
즉, 하프늄과 하이K를 떼어놓고 생각할게 아니라 하프늄 자체가 하이K 소재 중 하나입니다. 하이K 소재를 사용할 경우 소재의 성질상 같은 공정에서도 기존 SiO₂절연층의 밀도를 3배정도로 강화할 수 있어 트랜지스터 내 누설전류 문제를 개선할 수 있고, 신호의 on/off 스위칭 성능이 개선되므로 트랜지스터 자체의 작동속도도 빨라집니다. 인텔이 45nm 제조공정에서 도입한 하이K / 하프늄 메탈게이트 소재 덕분에 얻어낸 결과물은 다음과 같다고 하는군요.
- 트랜지스터 집적도 향상 : 약 2배
- 트랜지스터 스위칭 속도 향상 : 20%
- 트랜지스터 스위칭 전력 감소 : 30%
- S(Source) - D(Drain) 누설전류 감소 : 기존 65nm 대비 최대 5배 감소
즉, 아키텍쳐의 개선 뿐만 아니라 심층적인 부분에서의 전기적 특성을 결정하는 트랜지스터 자체의 성능이 괄목할만하게 개선되었기 때문에 프로세서 뿐만 아니라 트랜지스터를 사용하는 모든 전자제품에의 성능향상을 기대할 수 있게 된것이죠. 타임지에서 인텔의 45nm 프로세서를 혁신적인 발명품으로 꼽은 것이 이해될만합니다. 자동차로 따지자면 엔진의 출력은 대폭 증가했으나 배기량 및 유해가스 유출은 오히려 줄어들은 디젤엔진의 고압 직분사 레일장치(커먼레일)의 발명에 비견할만한 공정이라 할 수 있습니다. 따라서, 인텔의 틱톡 전략에 기반하여 판단해 볼 때 45nm 제조공정의 펜린 프로세서 제품군은 'Tock'이 아니라 기술혁신의 'Tick'단계에 있는 것이 맞다고 생각됩니다.
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<↑트랜지스터 역사에 있어 한 획을 그은 인텔 45nm HK+MG(High-K + Metal Gate) 제조공정은 틱톡 전략의 'Tick'에 해당된다고 볼 수 있습니다.>
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그 외에도 45nm 기반의 코어 마이크로 아키텍쳐에서는 다음과 같은 개량이 이루어졌습니다. 가볍게 한번 짚어보고 넘어가도록 하죠.
- Intel enhanced VT technlogy
- 증가된 24way L2캐시 6MB; ASC(Advanced Smart Cache 확장)
- 47개의 SSE4.1 명령어 추가
- Super shuffle engine
- Fast radix-16 divider
- Deep power down technology
- Enhanced Intel Dynamic Acceleration Technology
- Store Forwarding
확장된 인텔 가상화 기술(Enhanced Intel VT) : 소프트웨어 교체 없이 가상머신 수행성능 25~75% 향상되었다고 합니다. 하지만 실제 벤치마크를 해보면 항상 그만큼의 성능향상이 있지는 않을거라 생각됩니다만.
나누기 연산성능 향상(Fast Radix-16 Divider) : 기존 디바이더에 비해 성능이 향상된 패스트 래딕스16이라 명명된 새로운 디바이더 기술을 포함하여 내부적인 산술연산 속도가 2배가량 향상되었습니다. 특히 과학연산 및 비디오, 3D 연산등에서는 산술연산 중 나누기 연산의 비중이 높으므로 성능향상을 기대할 수 있죠. 기존의 나누기 연산 구조인 Radix4에서는 한번에 2비트 단위의 연산을 수행하였으나, 패스트 래딕스16 디바이더에서는 4비트 단위로 연산을 수행하므로 고단위 연산일수록 효율증가가 두드러지고 레이턴시 감소 효과가 있습니다.
수퍼셔플 엔진(Super Shuffle Engine) : 128비트 셔플 유닛을 포함하여 SSE 관련 명령들의 성능 및 효율향상이 있습니다.
딥 파워다운 기술(Deep Powerdown Technology) : 모바일 프로세서에 도입되는 전력절감 기술. C1E Halt State 및 EIST를 더 강화한 기술로 생각됩니다.
SSE(Streaming SIMD Extension)4.1 명령어 추가
주 : SIMD (Single Instruction Multiple Data) - 1개의 명령어로 다수의 데이터를 처리할 수 있는 명령어체계. 멀티미디어 데이터 처리에 우수한 성능을 발휘하며, MMX, SSE가 대표적인 SIMD 명령어셋입니다.
SSE는 2001년 처음 등장한 멀티미디어 가속용 명령어셋이죠. 그래픽, 비디오 인코딩, 3D 이미징, 게임 등 다양한 분야에서 성능향상 가능합니다. (단, 해당 소프트웨어가 SSE명령을 지원해야 함) SSE4에서 추가된 명령어 중 주요 부분은 2가지의 벡터드 32비트 정수연산 명령어 및 벡터화 정수연산 및 단일정밀도(Single-precision) 코드 수행에 있어 컴파일러 성능을 향상시켜주는 8비트 min/max 명령어(양의 정수)입니다. 그 외에도 Blend, Test, Round, Insert, Extract 등 47개에 달하는 다양한 명령어가 추가되었죠.
SSE4 스트리밍 로드 인스트럭션(SSE4 Streaming Load Instruction)은 그래픽 프레임 버퍼에서 데이터를 가져올 때의 대역폭을 증가시키는 효과가 있으며, 기존 임시 버퍼 구조(Temporal Buffer)에서는 한번에 8바이트의 데이터를 캐쉬에서 읽어와 저장할 수 있는데 반해 SSE4와 펜린 아키텍쳐의 풀 캐시라인 페치를 통해 한번에 64바이트까지 불러올 수 있기 때문에, 이론상 캐시에서 데이터 로드 대역폭은 8배까지 증가됩니다.
확장된 어드밴스드 스마트 캐시(Enhanced Advanced Smart Cache)
펜린 프로세서는 50% 증가된 용량의 24way Set Associative 방식 캐시를 탑재하고 있어 적중율 및 효율면에서 개선된 점이 있습니다. (기존 콘로 코어에서는 16way Set Associative 방식)듀얼과 쿼드코어에 각각 6MB, 12MB L2캐시를 탑재하고 있으며, 캐시용량이 클수록 데이터 적중 확률이 높으므로, 전반적인 작업효율이 좋아짐은 지금까지의 CPU 발전의 역사가 증명하고 있습니다.
펜린 아키텍쳐의 캐시 구조는 또한 확장된 캐시라인 분할로드 기능(Enhanced cache line split loads capability)가 적용되어 있습니다. 분할로드는 데이터 값을 읽어올 때 데이터의 일부가 특정 캐시라인에 들어있고, 다른 일부의 데이터는 또다른 캐시라인에 포함되어 있는 경우 발생합니다. 2개의 캐시라인에서 데이터를 읽어오는 것은 1개의 단일한 캐시라인에서 온전한 데이터를 읽어오는 것보다 아무래도 성능이 떨어지기 마련입니다. 제대로 정렬되어 있지 않은 데이터라도 단일 캐시라인에서 읽어오는 것이 훨씬 성능상 이득이지요. 펜린 아키텍쳐의 확장 캐시라인 분할로드는 분할로드 될 가능성이 있는 작업에 대해 쪼개진 양쪽 데이터에 대해 읽기/저장 등의 작업을 예측처리함으로서 캐시라인 분할 로드 상황에서의 성능을 개선하고 있습니다.
더 상세한 조사를 하고싶었지만, 제 이해력 및 기술자료수급의 한계로 인해 여기까지만 짚어보고 2부로 넘어가겠습니다. 2부에서는 코어2 듀오 E8200에 대한 전반적인 부분을 확인해 보도록 하죠.
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| -2부로 계속됩니다- |
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