3. RADEON9500 PRO 레이아웃 : 128bit??? 
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이것은 이미
RADEON9000 PRO제품에서 등장했던 딥스위치인데 이미 모사의 제품중 VIVO기능을 지원하는 RADEON9700제품이 등장한다고하니
RADEON9000 PRO에서 이 딥스위치의 용도를 설명드렸듯이 확장 브라켓을 연결하기위한 스위치로 볼 수 있다.
위의 이미지 셋은 전면부의
메모리와 기판 후면부의 메모리 그리고 코어의 뒷부분을 보여주는 이미지인데 이미 코어에서 설명하였듯이 회로가 전면과 동일한 부분에는
존재하지 않는 것을 볼 수 있으므로 코어 내부에서는 두 개의 64bit 두 개의 채널만을 교차검색에 의해 128bit로 사용하도록
되어있다.
그런데 한가지 여기서 설명이
부족하게 되는 것이 있는데 사용된 메모리를 보면 Hynix 3.6ns메모리로 파트넘버는 HY5DU28322F-36인데 이를 해석해보거나
PDF문서를 보면 해당 메모리는 128Mbit 4Mx32 DDR SDRAM이라는 것을 알 수 있다. 그리고 이 파트넘버를 해석해보면
128Mbit는 해당 메모리칩 하나만의 용량으로 Byte로 계산하면 16Mbyte가 되는데 이것이 128MB의 용량을 가질려면 8개의
메모리를 사용해야되며 해당 메모리칩은 하나당 32bit의 데이터 라인을 가지고 있어 8개의 메모리를 사용하여 128MB를 만들 경우 총
256bit의 데이터라인으로 구성할 수 있다.
따라서 기존
RADEON9700이나 9700 PRO는 코어내부의 메모리컨트롤러가 64bit씩 4개를 교차검색하여 256bit를 구성하는 것에 정확하게
들어맞는데 이번 RADEON9500 PRO는 분명 메모리컨트롤러로 입력되는 메모리채널을 4개에서 2개로 줄여 128bit로 구성하고
있지만 사용하고 있는 메모리의 데이터라인 비트는 총 256bit로 맞지가 않게 된다.
이부분에 대해서 이런저런
고민도 해봤는데 이에 대해서는 한가지 가설은 두 개의 메모리가 기존에는 코어에 32bit 데이터라인이 모두 연결되어 두 개씩 64bit를
이루었지만 이번 RADEON9500 PRO는 32bit의 데이터라인을 가지는 메모리가 직접 코어에 연결된 것이 아닌 두 개씩 병렬로
연결되어 공유하게 된다는 가설을 세울 수 있다. 그리고 또하나 전자공학전공의 친구의 의견으로는 데이터라인을 반으로 줄이고 데이터를 반씩
두 번에 나누어 보낼 수도 있다고도 하니 모든 메모리의 데이터라인을 반만 사용한여 해결할 수도 있다고 볼 수 있는데 이에 대해서는 이미
PCB상에 메모리는 기존과 같은 회로로 이루어져있기에 이 가설은 떨어진다. 뭐 정확한 내용은 직접 설계한 ATI만이 알겠지만 필자의
능력으로는 여기까지가 한계인 것같다.. 아마 추측하건데 첫 번째것이 맞을것같다.(참고로 필자의 전공은 전자쪽이 아니다. 뭐 요즘은
전자쪽에 더 관심이 가지만..ㅡㅡㅋ)
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