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전송 2006-06-26 00:00

[테크닉]
이번엔 확 바꼈다!, INTEL Core 마이크로아키텍처

1. 처음	2. 코어 마이크로아키텍쳐의 등장 배경
3. 코어 마이크로아키텍처의 등장배경 - 2	4. 코어 마이크로아키텍처의 등장배경 - 3
5. 짧고 굵은것이 특징	6. 두개를 하나로 묶으면 더 빠르다
7. 성능향상을 위한 마지막 두가지 요소	8. 코어의 태생이 어딘가는 중요하지 않다!

3. 코어 마이크로아키텍처의 등장배경 - 2

파이프라인 세분화는 클럭 상승의 핵심 요소

파이프라인 스테이지는 명령을 처리하는 일종의 단계로써 모든 프로세서는 기본적으로 Instruction Fetch / Decode Instructions / Fetch Operands / Execute / Store to Cache의 5 단계로 이루어져 있지만 이 파이프라인 스테이지를 더 세분화하면 클럭속도를 높일수 있다.

흔히 파이프라인 스테이지의 갯수와 프로세서의 동작속도를 공장의 컨베이어 시스템에 비유하여 설명하는데 전진하는 컨베이어에서 5명이 10개의 부품을 두 개씩 나눠서 조립해야 되는 작업을 완료하면 10분이 걸린다고 가정하자. 그런데 공장에 인력이 남아놀게 되어 5명을 더 투입하여 10명이서 하나의 부품만을 조립한다고 치면 어떻게 될까?.. 한사람이 두 개의 부품을 조립했던것과 달리 한 개만을 조립할 수 있음으로 당연히 컨베이어의 전진 속도는 빨라지게 된다.

프로세서의 파이프라인도 공장의 컨베이어와 같은 원리로 생각하면 된다. 파이프라인 스테이지가 더 세분화되면 그만큼 다음 단계로 넘어가기 위해 처리해야 되는 해당 단계의 작업량이 줄어들게 됨으로 더 빠른 속도로 프로세서를 동작시킬수 있게 된다.

이러한 파이프라인 스테이지와 클럭의 관계로 인해 P6 마이크로 아키텍쳐에 사용된 10단계의 파이프라인 스테이지보다 두배로 늘어난 20단계의 파이프라인으로 구성된 넷버스트 마이크로 아키텍쳐는 보다 빠른 속도로 프로세서를 동작시킬수 있게 되었다.

파이프라인 세분화는 IPC의 하락을 가져온다

넷버스트 마이크로 아키텍쳐는 빠른 동작속도를 위해 파이프라인 단계를 더 세분화시키게 만들었지만 세분화된 프이프라인 스테이지로 인해 IPC는 P6 마이크로 아키텍쳐보다 떨이지게 되었다.

IPC는 한클럭당 몇 개의 인스트럭션을 처리할 수 있느냐는 수치인데 파이프라인을 세분화하면 당연히 IPC가 떨어질 수밖에 없다. 하나의 명령어를 처리하는데 5단계가 걸리던 것을 10단계로 처리하니 당연히 클럭당 처리할 수 있는 인스트럭션은 떨어질 수밖에 없다.

클럭 상승이 없으면 넷버스트도 없다

지금까지 알아보았듯 넷버스트 마이크로 아키텍쳐는 마이크로 프로세서 성능의 핵심요소인 클럭과 IPC 중에서 클럭상승에 초점이 맞춰져서 개발된 마이크로 아키텍쳐이다. 그리고 INTEL은 지금까지도 넷버스트 마이크로 아키텍쳐의 특성을 계속 살리기 위해 프로세서의 클럭을 계속 상승시켜왔고 파이프라인 스테이지도 더 늘려왔다.

[이미지 출처 : Anandtech]

초기 20단계의 파이프라인 스테이지로 시작된 넷버스트 마이크로 아키텍쳐는 90nm 공정이 처음 적용된 코드명 Prescott 코어에와서는 31단계까지 증가되어 4~5Ghz까지 동작시킬수 있는 제품이 출시될 것으로 발표된적이 있다.

위의 이미지에서도 볼 수 있듯이 INTEL은 제조공정의 개선과 넷버스트 마이크로 아키텍쳐의 개선으로 클럭 상승이 계속 될 것이라고 주장하였지만 이러한 INTEL의 주장을 깨 버린것도 INTEL이다.

결정적인 이유는 이미 이전 페이지에서 설명하였듯이.. 발열과 소비전력 문제였다. 90nm 공정인 Prescott의 경우 보일러라는 별명이 붙을정도로 발열이 심했고 소비전력도 경쟁사 제품보다 훨씬 높다는 문제가 발생했으며 소비시장에서도 낮은 전력을 소비하는 제품을 선호하기 시작했다. 아마 공정을 개선하더라도 Prescott 코어에 적용된 넷버스트 마이크로 아키텍쳐를 그대로 유지하며 클럭을 5Ghz까지 상승시켰다면 무시무시한 전력을 소비하는 제품이 등장했을지도 모른다.