TSMC가 1nm 이하 반도체 공정을 위한 차세대 트랜지스터 기술 개발에 성과를 거뒀다.
TSMC와 대만 국립양명교통대(NYCU) 연구진은 실리콘 대신 이황화몰리브덴(MoS₂)을 채널 소재로 사용하는 2차원 반도체 트랜지스터의 성능 개선 기술 개발 사실을 발표했다.
현재 반도체 트랜지스터는 FinFET에서 GAA 구조로 발전하며 미세화를 이어가고 있지만, 크기가 작아질수록 실리콘 채널을 제어하기 어려워지는 물리적 한계에 가까워지고 있다. 이에 원자층 수준으로 얇게 만들 수 있는 MoS₂와 같은 2차원 소재가 실리콘을 대체할 차세대 채널 소재로 연구되고 있다.
문제는 MoS₂에 기존 High-k 게이트 절연막을 적용할 경우 계면 특성 때문에 전자의 이동이 방해받아 성능이 낮아질 수 있다는 점이다.
연구진은 이를 해결하기 위해 MoS₂와 High-k 절연막 사이에 약 0.42nm 두께의 산화알루미늄(Al₂O₃) 계면층을 추가했다. 이 초박막 층이 두 소재 사이의 완충 역할을 해 절연막을 얇게 유지하면서도 전자의 이동 특성을 개선하는 것이 핵심이다.
이를 통해 트랜지스터 크기를 더욱 줄이면서도 게이트가 채널을 안정적으로 제어할 가능성을 확인했다. 원자층 수준의 두께를 갖는 2차원 반도체 소재와 결합할 경우 향후 1nm 이하 세대까지 반도체 미세화를 이어가는 기반 기술로 활용될 수 있다는 의미다.
현재 TSMC의 양산 및 공식 공정 로드맵은 N2와 A16, A14 등 실리콘 기반 기술을 중심으로 진행되고 있으며, 이번 연구는 그 이후 세대를 대비한 장기적인 트랜지스터 기술 연구에 해당한다.
실제 양산에 적용하기 위해서는 2차원 소재의 대면적 생산과 균일성, 수율 및 기존 반도체 제조 공정과의 통합 등 추가적인 기술 개발도 필요하기에, 이번 성과가 당장 TSMC의 1nm 공정 개발 완료를 의미하는 것은 아니다.
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