AMD가 차세대 Zen 6 아키텍처에서 기존의 SERDES(Serializer/Deserializer) 기반 다이 간(D2D, Die-to-Die) 인터커넥트 방식을 버리고, 병렬 와이어 기반의 새로운 구조를 도입할 것이라는 전망이 나왔다.
그동안 AMD는 CCD(Compute Complex Die)와 IOD 간 통신에서 SERDES PHY를 사용해 직렬화 및 역직렬화를 거쳐 데이터를 전송해왔다. 하지만 이 과정에서 불필요한 전력 소모와 지연이 발생한다는 단점이 지적돼왔다.
외신 보도에 따르면 AMD는 Zen 6 세대부터 InFO-oS(Integrated Fan-Out on Substrate)와 RDL(Redistribution Layer) 기술을 활용한 일종의 ‘sea-of-wires’ 병렬 구조를 채택할 것으로 알려졌다. 이 방식은 직렬화 과정을 제거해 전력 효율을 높이고 지연을 줄이는 동시에, 더 많은 병렬 채널 확보로 대역폭 확장도 가능하다는 장점이 있다.
다만 다층 RDL 배선 구조를 구현해야 하는 만큼, 설계 복잡성 증가와 배선 간섭 문제 등 새로운 과제도 존재한다. 업계에서는 이미 Strix Halo APU에서 SERDES 블록이 사라지고 팬아웃 구조가 확인됐다는 점을 근거로, AMD의 새로운 전환이 사실상 시작된 것으로 보고 있다.
AMD가 Zen 6에 이러한 구조를 본격 도입한다면, 고성능 CPU 설계에서 D2D 통신 효율성을 크게 개선할 수 있을 것으로 예상된다. 특히 AI 연산 및 메모리 인터페이스 통합이 확대되는 현 시점에서, 전력 절감과 낮은 지연 특성은 중요한 경쟁력으로 작용할 전망이다.
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