인텔에서 차세대 CPU인 메테오 레이크에 적용될 인텔 20A 공정 관련 새로운 내용을 공개했다.
인텔은 PowerVia로 명명한 해당 기술과 관련, 전력 라우팅을 웨이퍼 뒷면으로 옮겨 공간 스케일링 시 발생하는 인터커넥트 병목 현상을 해결하고, 4년 내 5개 노드 전략 및 2030년까지 단일 패키지에 1조개의 트랜지스터를 집적하기 위한 주요 이정표가 될 것이라고 설명했다.
인텔은 PowerVia이 인텔 20A 공정의 리본펫(RibbonFET)에 통합되며, 자체 테스트 결과 90% 이상의 셀 활용율로 칩 리소스를 매우 효율적으로 사용하며, 주요 트랜지스터 스케일링 칩 설계자는 제품 성능 및 효율성 향상을 기대할 수 있다고 소개했다.
인텔의 자체 테스트 결과에 따르면 PowerVia가 적용될 메테오 레이크 E-코어의 경우 6% 이상의 성능 향상을 기대할 수 있으며, 패키지 레벨에서 30% 이상의 IR 전압 droop 축소, 전력 관련 신뢰성 문제는 발생하지 않았다.
한편, 인텔은 6월 11일부터 16일까지 일본 교토에서 개최되는 VLSI 심포지움에서 PowerVia 관련 2개의 논문을 발표할 예정이다.
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