SK하이닉스가 차세대 D램 기술 로드맵을 발표했다.
SK하이닉스는 보도자료를 통해 일본 교토에서 6월 8일부터 12일까지 진행되는 IEEE VLSI 심포지엄 2025에 참가해 향후 회사의 30년을 이끌 차세대 D램 기술 로드맵을 공식 발표하며 지속 가능한 혁신 방향성을 제시했다고 밝혔다.
IEEE VLSI(Institute of Electrical and Electronics Engineers Very Large Scale Integration) 심포지엄은 차세대 반도체, AI칩, 메모리, 패키징 등 반도체 회로 및 공정 기술 분야에서 세계 최고 권위를 인정받는 학술대회로, SK하이닉스는 행사 3일차인 금일 기조연설에서 '지속가능한 미래를 위한 D램 기술의 혁신 주도(Driving Innovation in DRAM Technology: Towards a Sustainable Future)'라는 주제로 차선용 미래기술연구원장(CTO)이 발표를 진행했다.
SK하이닉스 차선용 CTO는 현재의 테크 플랫폼을 적용한 미세 공정은 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다면서 이를 극복하기 위해 10나노 이하에서 구조와 소재, 구성 요소의 혁신을 바탕으로 4F² VG 플랫폼과 3D D램 기술을 준비해 기술적 한계를 돌파하겠다고 밝혔다.
4F² VG 플랫폼은 1개의 셀(Cell)이 2F x 2F 면적을 차지하는 구조로 하나의 칩 안에 더 많은 셀을 넣기 위한 고집적 기술로 D램의 셀 면적을 최소화하고 수직 게이트(Vertical Gate) 구조를 통해 고집적, 고속, 저전력 D램을 구현할 수 있는 차세대 메모리 기술이다.
현재는 6F² 셀이 일반적이지만 4F² 셀과 함께 회로부를 셀 영역 아래로 배치하는 웨이퍼 본딩 기술을 적용하면 셀 효율은 물론 전기적 특성까지 개선되는 효과를 기대할 수 있다는 설명이다.
또한 3D D램도 차세대 D램 기술의 핵심 축으로 제시했다. 제조 비용이 적층 수에 비례해 증가할 거라는 업계의 관측에도 불구하고 기술 혁신을 통해 이를 극복하고 경쟁력을 확보하겠다는 방침이다.
아울러 구조적 혁신을 넘어, 핵심 소재와 D램 구성 요소 전반에 대한 기술 고도화를 추진해 새로운 성장 동력을 확보하고, 이를 통해 향후 30년간 D램 기술 진화를 지속할 수 있는 기반을 구축하겠다는 계획도 전했다.
차 CTO는 "2010년 전후만 하더라도 D램 기술은 20나노가 한계라는 전망이 많았으나 지속적인 기술 혁신을 통해 현재에 이르게 됐다"며 "앞으로 D램 기술 개발에 참여할 젊은 엔지니어들의 이정표가 될 중장기 기술 혁신 비전을 제시하고, 업계와 함께 협력해 D램의 미래를 현실로 만들어 가겠다"고 밝혔다.
한편, 행사 마지막 날인 12일에는 SK하이닉스 박주동 부사장(차세대D램 TF 담당)이 발표자로 나선다. 이 자리에서 VG와 웨이퍼 본딩 기술을 적용해 D램의 전기적 특성을 확인한 최신 연구 결과도 공개할 예정이다.
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