TSMC는 차세대 칩 개발 등을 위한 20nm 공정 적용 및 CoWoS 기술을 이용할 것이라고 밝혔다.
공개 혁신 플랫폼 아키텍처 (OIP, Open Innovation Platform)를 이용해 새로운 제조 공정과 기술을 지원하며, TSMC 20nm 공정 기술은 파트너사의 이중 노출 리소그래피 (Lithography, 석판 인쇄) 기술을 이용해 배선 레이아웃, 타이밍 셋, 물리 검증 (검사), 제조 디자인과 자동화 디자인이 이루어질 것으로 알려졌다.
20nm 공정 기술과 함께 CoWoS 기술은 Chip on Wafer on Substrate의 약자로 더 큰 다이 제조 비용을 줄이고 멀티 칩과 높은 대역폭, 저전력과 3D IC 기술 적용 제품의 향상을 도울 것이라고 전했다.
TSMC의 Hou Yongqing 연구개발 부사장 (VP, Vice President)은 20nm 공정 레퍼런스 디자인은 TSMC의 고객들에게 보다 완벽한 기술 지원을 제공하게 될 것이며, 빠른 시일내에 부합한 제품 디자인과 새로운 기술 기반의 제품 서비스를 제공할 것이라고 전했다.
TSMC는 20nm 공정을 적용한 반도체 생산을 2013년으로 예상했으며, 이때는 소량 생산, 2014년에는 대량 생산이 가능할 것으로 알려졌다.
20nm 공정은 이전 공정과 달리 한가지 공정만을 이용해 수율 문제 등에 대응하며, 20nm 이후 공정인 16nm 공정은 2015년 하반기 도입 시작, FinFET 기술을 이용할 것으로 알려졌다.
엔비디아와 AMD는 앞으로 차세대 GPU에 20nm 및 14nm 공정을 적용할 것으로 알려졌으며, TSMC 또는 해당 공정을 지원하는 파운드리에 생산을 맏길 것으로 예상된다.
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