2020년 5nm 공정 도입 계획을 밝혔던 TSMC에서 이를 뛰어넘은 3nm와 1nm 공정 개발과 관련해 입을 열었다.
TSMC의 회장 겸 CCO인 Mark Liu와 CTimes의 인터뷰 내용에 따르면 TSMC는 3nm 공정 개발을 위해 3차원 적층 아키텍처 기술(three-dimensional stacked architecture technolog)을 적용할 계획이라고 밝혔다.
TSMC에 따르면 현재 3nm 공정 개발을 위해 약 300명에서 400명 수준의 R&D 인력이 투입되고 있으며, 아직 공정 개발과 관련된 구체적인 로드맵은 공개되지 않았다.
한편, 공정이 미세화될수록 각 트랜지스터의 간격이 좁아짐에 따라 터널링 현상등의 예측하기 어려운 간섭 현상 등의 문제가 발생할 가능성이 높아지기 때문에 그동안 10nm가 마지노선으로 여겨지고 있었는데, 업계에서는 이를 해결하기 위해 3D 반도체 기술과 새로운 패터닝 기술, 실리콘을 대체하기 위한 신소재 개발에 나서고 있다.
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