TSMC가 2019년부터 5nm 공정 리스크 생산(risk production)에 들어간다.
Digitimes에 따르면 대만의 반도체 파운드리 업체 TSMC CEO인 Mark Liu가 지난 23일 연례 공급망 관리 포럼에서 2019년 상반기에 5nm 칩의 리스크 생산을 시작할 예정이며, 7nm 공정은 이번 1/4분기 리스크 생산을 위한 준비를 완료해 2018년부터 양산할 계획이라고 밝혔다.
TSMC CEO는 EUV 개선된 버전으로 사용해 7nm 공정 기술을 시작할 계획이며 5nm 칩 개발에는 완전하게 구현된 리소그래피 기술을 적용할 것이라고 언급했다. 또한 모바일 디바이스를 주력으로 하는 10nm 공정에 대해서는 1분기 말부터 상업용 제품 출하를 개시하고 올해 하반기에 출하량을 급속하게 확대할 거라고 밝혔다.
한편 TSMC는 2017년에 R&D 지출을 15% 늘릴 계획이라고 밝혀 다른 파운드리 업체들과 경쟁을 위해 최신 공정 기술 도입에 박차를 가할 것임을 내비쳤다.
|
[영상] 삼성 2.5D 후공정 수주/HBM으로 날개 단 SK하이닉스/일본 파운드리 라피더스 등,4월 반도체 업계 동향 뉴스 해석 
